rggen 0.35.0

RgGen is a code generation tool for ASIC/IP/FPGA/RTL engineers. It will automatically generate source code related to control and status registers (CSR), e.g. SytemVerilog RTL, UVM RAL model, C header file, Wiki documents, from human readable register map specifications.

Gemfile:
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installieren:
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Versionen:

0.35.0 February 19, 2025 (16 KB)
0.34.0 January 23, 2025 (16 KB)
0.33.4 November 28, 2024 (16 KB)
0.33.3 July 20, 2024 (16 KB)
0.33.2 June 11, 2024 (16 KB)

Zeige alle Versionen (72 total)

Runtime Abhängigkeiten (6):

rggen-c-header ~> 0.6.0

rggen-core ~> 0.35.0

rggen-default-register-map ~> 0.35.0

rggen-markdown ~> 0.27.0

rggen-spreadsheet-loader ~> 0.26.0

rggen-systemverilog ~> 0.35.0

Alle transitiven Abhängigkeiten anzeigen

Besitzer:

Pushed by:

Autoren:

Taichi Ishitani

SHA 256-Prüfsumme:

=

Downloads insgesamt 106.469

Für diese Version 487

Version veröffentlicht:
on Feb 19

Lizenz:
MIT

Erforderliche Ruby-Version: >= 3.1

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Version published with MFA: true

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